제5장. 후공정·패키징 — HBM과 어드밴스드 패키징
이 장을 다 읽고 나면 알게 될 것: 왜 반도체 패키징이 갑자기 AI 시대의 핵심 격전지가 되었는지, CoWoS와 칩렛이 무엇인지, 그리고 이 영역에서 누가 승기를 잡고 있는지
도입: 무시당하던 뒷공정이 주인공이 된 날
오랫동안 반도체 후공정은 저부가가치 영역이었다. 전공정이 고급 기술의 영역이라면, 후공정은 자르고 붙이는 단순 작업으로 여겨졌다. 대만의 ASE, 앰코 같은 OSAT(외주 패키징·테스트) 회사들이 이 일을 했다. 마진이 낮았다. 투자자들의 관심 밖이었다.
그런데 2023년, 상황이 바뀌었다. NVIDIA의 H100 공급이 부족했다. 이유를 추적해보니 TSMC의 CoWoS(Chip-on-Wafer-on-Substrate) 패키징 용량이 병목이었다. GPU 칩 자체는 만들 수 있는데, 그것을 HBM과 함께 포장하는 공정이 따라가지 못한 것이다.
갑자기 패키징이 AI 시대의 가장 뜨거운 병목이 되었다. TSMC는 CoWoS 용량을 급히 늘렸다. 삼성도, 인텔도 어드밴스드 패키징에 투자를 쏟기 시작했다.
무시당하던 뒷공정이 주인공이 된 것이다.
5.1 왜 패키징이 중요해졌는가
전통적인 반도체 성능 향상은 미세화였다. 더 작은 트랜지스터를 더 많이 집어넣는 것. 무어의 법칙이었다. 그런데 미세화에 한계가 오고 있다. 3나노, 2나노를 넘어서면 원자 수준에 다다른다.
대안이 필요했다. 그 대안이 패키징이다.
핵심 아이디어는 단순하다. 하나의 거대한 칩을 만드는 대신, 여러 개의 작은 칩(칩렛)을 만들어서 패키징 단계에서 연결한다. 마치 레고 블록처럼. 각 칩렛은 서로 다른 공정으로 만들 수 있다. 연산 칩렛은 3나노, 메모리 인터페이스는 5나노, I/O 칩렛은 12나노. 최적의 공정을 부분별로 적용할 수 있다.
두 번째 이유는 대역폭이다. AI 연산은 데이터를 엄청나게 빨리 주고받아야 한다. GPU와 HBM 사이의 데이터 대역폭이 성능을 좌우한다. 이 대역폭을 높이려면 GPU와 HBM을 최대한 가까이 붙여야 한다. 그것을 가능하게 하는 것이 어드밴스드 패키징이다.
세 번째 이유는 수율이다. 거대한 칩 하나를 만들면 결함 하나로 전체가 불량이 된다. 작은 칩렛 여러 개를 만들면 결함은 해당 칩렛만 버리면 된다. 수율이 올라간다.
5.2 CoWoS — TSMC의 비밀 무기
CoWoS는 TSMC가 개발한 2.5D 패키징 기술이다. Chip-on-Wafer-on-Substrate의 약자다.
작동 원리를 단순화하면 이렇다. 실리콘 인터포저라는 얇은 실리콘 판 위에 GPU 칩과 HBM을 나란히 올린다. 인터포저 안에 미세한 배선이 있어서 GPU와 HBM을 초고속으로 연결한다. 이 인터포저를 기판(Substrate) 위에 올린다.
NVIDIA의 H100, H200, B200이 모두 CoWoS로 패키징된다. GPU 다이 하나와 HBM 다이 여러 개가 하나의 인터포저 위에 올라간다. B200은 GPU 다이 두 개와 HBM3E 8개가 하나의 패키지에 들어간다.
CoWoS의 병목은 인터포저 크기다. AI 칩이 커질수록 인터포저도 커져야 한다. B200의 인터포저는 웨이퍼의 상당 부분을 차지할 만큼 크다. 큰 인터포저를 결함 없이 만드는 것이 기술적 과제다.
TSMC는 CoWoS 용량을 2024년에 두 배로 늘렸다. 2025년에 또 두 배. 그래도 부족하다. 수요가 공급을 계속 앞서고 있다.
잠시 멈추고 생각해보자 AI 칩의 병목이 연산력이 아니라 패키징 용량이라면, 투자자는 어디를 봐야 하는가? GPU 회사인가, 패키징 회사인가?
5.3 2.5D와 3D 적층
어드밴스드 패키징은 크게 2.5D와 3D로 나뉜다.
2.5D 패키징. 칩들을 인터포저 위에 나란히 놓는 구조다. CoWoS가 대표적이다. 칩들이 같은 평면에 있으므로 열 관리가 상대적으로 쉽다.
3D 적층. 칩을 위아래로 쌓는 구조다. HBM이 대표적이다. HBM은 D램 다이를 8단, 12단으로 쌓고 TSV로 연결한다. 삼성의 X-Cube, TSMC의 SoIC도 3D 적층 기술이다.
3D 적층의 장점은 공간 효율이다. 같은 면적에 더 많은 칩을 넣을 수 있다. 배선 거리도 짧아진다. 단점은 열이다. 아래층 칩의 열이 위층으로 전달되어 냉각이 어렵다.
미래는 2.5D와 3D의 혼합이다. GPU는 2.5D로 인터포저 위에 놓고, 그 위에 3D로 HBM을 쌓고, 전체를 다시 기판에 붙인다. 복합적인 구조가 된다.
인텔의 EMIB(Embedded Multi-die Interconnect Bridge)는 CoWoS와 다른 접근이다. 전체 인터포저 대신, 칩과 칩 사이에만 작은 실리콘 브리지를 넣는다. 비용이 낮다. 그러나 대역폭은 CoWoS보다 떨어진다.
5.4 칩렛 — 레고 블록 반도체
칩렛(Chiplet)은 어드밴스드 패키징의 핵심 개념이다. 하나의 거대한 모놀리식 칩 대신, 기능별로 나눈 작은 칩들을 조합한다.
AMD가 칩렛의 선구자다. EPYC 서버 CPU에서 여러 개의 CCD(Core Complex Die)를 조합한다. 하나의 거대한 다이를 만드는 것보다 수율이 좋고 비용이 낮다.
칩렛의 핵심 문제는 표준이다. 칩렛끼리 어떻게 통신할 것인가. UCIe(Universal Chiplet Interconnect Express)가 업계 표준으로 부상하고 있다. 인텔, AMD, ARM, TSMC가 참여한다.
칩렛이 성숙하면 무엇이 가능해지는가. 반도체의 모듈화다. 마치 PC에서 CPU, RAM, GPU를 조합하듯, 칩 수준에서도 모듈을 조합할 수 있다. 연산 칩렛은 A사 것, 통신 칩렛은 B사 것, 보안 칩렛은 C사 것. 이것이 반도체 산업의 구조를 바꿀 수 있다.
그러나 아직은 갈 길이 멀다. 칩렛 간 대역폭이 모놀리식 칩 내부 대역폭에 미치지 못한다. 전력 소모도 더 크다. 표준도 아직 초기 단계다.
5.5 HBM 패키징의 기술전쟁
HBM은 후공정 기술의 결정체다. D램 다이를 쌓고, TSV로 관통하고, 마이크로범프로 연결하고, 열 분산층을 넣는다. 이 모든 과정이 나노미터 수준의 정밀도를 요구한다.
SK하이닉스의 HBM3E는 8단 또는 12단이다. 각 다이를 정확히 정렬하고 TSV로 관통해야 한다. 하나라도 어긋나면 전체가 불량이다.
삼성은 하이브리드 본딩(Hybrid Bonding)을 도입하려 한다. 기존 마이크로범프 대신 구리-구리 직접 결합을 쓴다. 접합 면적이 줄어들어 더 많은 연결을 넣을 수 있고, 전력 소모도 줄어든다. 그러나 정밀도 요구가 훨씬 높아진다.
HBM4부터는 구조가 바뀔 수 있다. 로직 다이(베이스 다이)를 파운드리 공정으로 만들어야 할 수 있다. 이것은 메모리 회사와 파운드리 회사의 협업을 의미한다. SK하이닉스가 TSMC와, 삼성이 자사 파운드리와 협력하는 구도가 된다.
패키징 기술이 메모리 회사의 경쟁력을 좌우하기 시작한 것이다. 과거에는 미세 공정(D램 셀 크기)이 핵심이었다. 이제는 쌓는 기술, 연결하는 기술, 열을 관리하는 기술이 핵심이다.
잠시 멈추고 생각해보자 HBM4에서 로직 다이가 필요해진다면, 메모리 회사와 파운드리 회사의 경계가 흐려진다. 이것이 삼성에게는 기회인가, SK하이닉스에게는 위협인가?
5.6 TSMC vs 삼성 vs 인텔 — 패키징 전쟁의 구도
어드밴스드 패키징에서 세 회사가 경쟁한다.
TSMC. CoWoS와 SoIC로 시장을 선도한다. AI 칩 고객(NVIDIA, AMD, 구글)을 모두 확보했다. 용량이 부족할 정도로 수요가 넘친다. 일본 구마모토에 패키징 전용 공장을 짓고 있다.
삼성. I-Cube(2.5D)와 X-Cube(3D)를 보유한다. HBM 자체 패키징 역량이 있다. 파운드리와 메모리를 모두 가진 유일한 회사라는 구조적 장점이 있다. 그러나 CoWoS 대비 실적(실제 양산 고객)에서 밀린다.
인텔. EMIB와 Foveros를 보유한다. 기술 자체는 선진적이지만 외부 고객 확보가 과제다. CHIPS Act 자금을 받아 패키징 용량을 확대하고 있다.
이 경쟁에서 한국의 OSAT 회사들(네패스, 하나마이크론, SFA반도체)도 기회를 본다. 빅3가 용량을 감당하지 못하면 일부를 외주할 수 있기 때문이다. 그러나 어드밴스드 패키징은 기존 OSAT의 역량을 넘어서는 기술 수준을 요구한다.
5.7 투자 관점 — 패키징의 가치 재평가
패키징 관련 투자 기회는 세 가지 층위로 나뉜다.
첫째, 패키징을 직접 수행하는 회사. TSMC, 삼성, 인텔. 그러나 이들은 이미 거대 회사이므로 패키징만으로 주가가 움직이지는 않는다.
둘째, 패키징 장비와 소재. 패키징 전용 장비를 만드는 회사에 주목해야 한다. 한미반도체가 대표적이다. TC본더(열압착 접합 장비)를 만드는 한국 회사다. CoWoS와 HBM 패키징에 TC본더가 필수이므로, AI 칩 수요가 늘수록 한미반도체의 수주가 늘어난다. 2023~2024년 수주 잔고가 급증했다. 한국 반도체 장비 회사 중 AI 패키징 수혜를 가장 직접적으로 받는 곳이다. 일본의 디스코(웨이퍼 다이싱), BE세미컨덕터(와이어본더/다이본더)도 핵심 장비 회사다. 패키징용 기판은 일본 이비덴, 신코전기가 강하다. AI 칩 기판은 12층 이상의 초다층 기판이 필요한데, 이 수준을 만들 수 있는 회사가 제한적이어서 기판도 병목이 되고 있다. 한국에서는 대덕전자, 심텍 같은 기판 회사가 있다.
셋째, 어드밴스드 패키징 소재. 언더필 소재, 열 인터페이스 소재, TSV용 절연막. 시장 규모가 작지만 성장률이 높다.
패키징이 산업의 병목이 된 이상, 이 영역에 대한 투자는 당분간 계속될 것이다. 문제는 타이밍이다. 용량이 충분히 확보되면 병목이 해소되고 프리미엄도 사라진다. 2~3년의 창이 열려 있다.
핵심 정리
반도체 패키징이 AI 시대의 핵심 병목으로 부상했다. 미세화의 한계를 패키징 혁신으로 돌파하는 시대다.
TSMC의 CoWoS가 AI 칩 패키징의 표준이다. NVIDIA의 H100, B200이 모두 CoWoS로 만들어진다. 용량 부족이 AI 칩 공급의 병목이었다.
2.5D(인터포저 기반)와 3D(적층) 패키징이 공존하며 발전하고 있다. 칩렛과 UCIe 표준이 반도체의 모듈화를 예고한다.
HBM 패키징은 TSV, 마이크로범프, 하이브리드 본딩 등 최첨단 기술의 집약이다. SK하이닉스와 삼성의 패키징 기술력이 HBM 경쟁력을 좌우한다.
TSMC, 삼성, 인텔이 어드밴스드 패키징에서 경쟁한다. 현재 TSMC가 선도하지만 삼성의 구조적 장점(파운드리+메모리)이 장기적으로 의미를 가질 수 있다.
반드시 답해봐야 할 질문 5가지
질문 1. CoWoS 용량 부족이 해소되면, 다음 병목은 어디로 이동하는가?
질문 2. 칩렛 표준(UCIe)이 성숙하면 반도체 산업의 분업 구조가 어떻게 바뀌는가? 새로운 기회가 열리는가?
질문 3. 삼성이 파운드리와 메모리를 모두 가진 것이 패키징에서 정말 장점인가, 아니면 TSMC의 순수 파운드리 모델이 여전히 우위인가?
질문 4. HBM4 이후 메모리와 로직의 경계가 흐려지면, 메모리 회사의 경쟁 구도는 어떻게 변하는가?
질문 5. 한국의 패키징 소재·장비 회사들이 글로벌 시장에서 존재감을 키울 수 있는 전략은 무엇인가?
더 깊이 탐구하기
TSMC Technology Symposium 자료 (2024, 2025). CoWoS, SoIC 기술 로드맵의 공식 발표.
SK하이닉스 HBM 기술 발표 자료. TSV, 하이브리드 본딩의 기술적 세부 사항.
UCIe Consortium 공식 스펙 문서. 칩렛 인터커넥트 표준의 기술적 내용.
SemiAnalysis, 「The Packaging Problem」 시리즈. 어드밴스드 패키징 시장의 가장 깊이 있는 분석.
인텔 IFS Direct Connect 발표 자료. EMIB, Foveros 기술과 인텔의 파운드리 전략.
다음 장에서는 반도체 가치사슬을 떠나 디지털 AI 가치사슬로 넘어간다. 먼저 AI 칩의 세계를 본다. 데이터센터의 대형 GPU와 엣지의 소형 칩, 그리고 구글 TPU 같은 ASIC. 디지털 AI 칩과 Physical AI 칩은 무엇이 같고 무엇이 다른가.